Ph.D. in Ingegneria Informatica E Dei Sistemi , 27th cycle (2012-2014)
Ph.D. obtained in 2016
Dissertation:
Advanced Techniques for Bit-Level Model Checking. Studying Efficient and Scalable Verification Algorithms Applied to Industrial Level Problems
Tutors:
Gianpiero CabodiTeaching
Teachings
Master of Science
- Programmazione di sistema. A.A. 2013/14, INGEGNERIA INFORMATICA (COMPUTER ENGINEERING). Collaboratore del corso
- Programmazione di sistema. A.A. 2014/15, INGEGNERIA INFORMATICA (COMPUTER ENGINEERING). Collaboratore del corso
- Programmazione di sistema. A.A. 2015/16, INGEGNERIA INFORMATICA (COMPUTER ENGINEERING). Collaboratore del corso
- Programmazione di sistema. A.A. 2012/13, INGEGNERIA INFORMATICA (COMPUTER ENGINEERING). Collaboratore del corso
Bachelor of Science
- Algoritmi e programmazione. A.A. 2013/14, INGEGNERIA INFORMATICA. Collaboratore del corso
- Algoritmi e programmazione. A.A. 2014/15, INGEGNERIA INFORMATICA. Collaboratore del corso
- Algoritmi e programmazione. A.A. 2015/16, INGEGNERIA INFORMATICA. Collaboratore del corso
- Algoritmi e programmazione. A.A. 2015/16, INGEGNERIA INFORMATICA. Collaboratore del corso
- Algoritmi e programmazione. A.A. 2012/13, INGEGNERIA INFORMATICA. Collaboratore del corso
Publications
Works published during the Ph.D. View all publications in Porto@Iris
- Cabodi, Gianpiero; Camurati, Paolo Enrico; Palena, Marco; Pasini, Paolo; Vendraminetto, ... (2016)
Reducing Interpolant Circuit Size by Ad Hoc Logic Synthesis and SAT-Based Weakening. In: Formal Methods in Computer-Aided Design, Mountain View, California, USA, October 3 - 6, 2016, pp. 25-32. ISBN: 978-0-9835678-6-8
Contributo in Atti di Convegno (Proceeding)