Paolo Pasini

Paolo Pasini's picture

Ph.D. in Ingegneria Informatica E Dei Sistemi , 28^th cycle (2013-2016)

Ph.D. obtained in 2017

Dissertation:

Improving bit-level model checking algorithms for scalability through circuit-based reasoning

Tutors:

Gianpiero Cabodi

Profile

Research interests

Algorithms

Algoritmi

Formal verification

Verifica formale

Scientific branch

IINF-01/A - Electronics
(Area 0009 - Industrial and information engineering)

Teaching

Collegi of the degree programmes

Collegio di Ingegneria Elettronica, delle Telecomunicazioni e Fisica. Componente invitato
Collegio di Ingegneria Informatica, del Cinema e Meccatronica. Componente

Teachings

Bachelor of Science

Algoritmi e programmazione. A.A. 2013/14, INGEGNERIA INFORMATICA. Collaboratore del corso
Algoritmi e programmazione. A.A. 2014/15, INGEGNERIA INFORMATICA. Collaboratore del corso
Algoritmi e programmazione. A.A. 2015/16, INGEGNERIA INFORMATICA. Collaboratore del corso
Algoritmi e programmazione. A.A. 2015/16, INGEGNERIA INFORMATICA. Collaboratore del corso
Algoritmi e programmazione. A.A. 2016/17, INGEGNERIA INFORMATICA. Collaboratore del corso
Algoritmi e programmazione. A.A. 2016/17, INGEGNERIA INFORMATICA. Collaboratore del corso

MostraNascondi A.A. passati

Publications

Works published during the Ph.D. View all publications in Porto@Iris

Cabodi, Gianpiero; Camurati, Paolo Enrico; Palena, Marco; Pasini, Paolo; Vendraminetto, ... (2016)
Reducing Interpolant Circuit Size by Ad Hoc Logic Synthesis and SAT-Based Weakening. In: Formal Methods in Computer-Aided Design, Mountain View, California, USA, October 3 - 6, 2016, pp. 25-32. ISBN: 978-0-9835678-6-8
Contributo in Atti di Convegno (Proceeding)
Cantoro, Riccardo; Palena, Marco; Pasini, Paolo; SONZA REORDA, Matteo (2016)
Test Time Minimization in Reconfigurable Scan Networks. In: 2016 IEEE 25th Asian Test Symposium (ATS), Hiroshima (JP), November 21-24, 2016
Contributo in Atti di Convegno (Proceeding)